Tesi etd-05202020-123751
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Tipo di tesi
Corso Ordinario Secondo Livello
Autore
BRUNI, FRANCESCO
URN
etd-05202020-123751
Titolo
Design di un convertitore A/D SAR asincrono a 7bit e 40Msps
Struttura
Cl. Sc. Sperimentali - Ingegneria
Corso di studi
INGEGNERIA - INGEGNERIA
Commissione
Tutor Dott. AVIZZANO, CARLO ALBERTO
Relatore ZAMBETTI, OSVALDO ENRICO
Presidente Prof. CIARAMELLA, ERNESTO
Membro Prof. CONTESTABILE, GIAMPIERO
Membro Prof. VALCARENGHI, LUCA
Membro Dott. TRIPICCHIO, PAOLO
Relatore ZAMBETTI, OSVALDO ENRICO
Presidente Prof. CIARAMELLA, ERNESTO
Membro Prof. CONTESTABILE, GIAMPIERO
Membro Prof. VALCARENGHI, LUCA
Membro Dott. TRIPICCHIO, PAOLO
Parole chiave
- ADC
- asynchronous
- CPU power supply
- successive approximation register
Data inizio appello
18/06/2020;
Disponibilità
completa
Riassunto analitico
Negli ultimi anni, si e' assistito ad una grande crescita delle applicazioni basate sui data center e su servizi di Cloud Computing. Questo sviluppo e' stato accompagnato da una evoluzione tecnologica dei microprocessori per server, che per svolgere elaborazioni sempre piu' spinte consumano potenze sempre maggiori e richiedono quindi sistemi di power supply estremamente efficienti e performanti.
Il progetto di tesi svolto presso STMicroelectronics si inserisce in questo ambito, e riguarda il design di un prototipo di convertitore analogico-digitale da essere impiegato nel controllore di un buck converter per alimentazione di CPU server. L'obiettivo e' stato quello di migliorare le performance in termini di occupazione di area e consumi di potenza della soluzione in uso attualmente, basata su un'architettura flash-pipeline. La soluzione proposta e' un ADC ad approssimazioni successive (SAR), che nell'implementazione proposta consente di ridurre al minimo il numero di amplificatori lineari a larga banda, principali fonti di consumi di area e potenza. Grazie a questo fatto, dalle stime ottenute il primo prototipo consente di risparmiare almeno un fattore 10x in termini di area occupata, con consumi di potenza allineati alla soluzione esistente.
Un redesign futuro del convertitore, approfittando di una tecnologia piu' scalata e di una diversa scelta dei componenti elementari, potrebbe consentire un ulteriore risparmio di un'ordine di grandezza di area e consumi.
Il progetto di tesi svolto presso STMicroelectronics si inserisce in questo ambito, e riguarda il design di un prototipo di convertitore analogico-digitale da essere impiegato nel controllore di un buck converter per alimentazione di CPU server. L'obiettivo e' stato quello di migliorare le performance in termini di occupazione di area e consumi di potenza della soluzione in uso attualmente, basata su un'architettura flash-pipeline. La soluzione proposta e' un ADC ad approssimazioni successive (SAR), che nell'implementazione proposta consente di ridurre al minimo il numero di amplificatori lineari a larga banda, principali fonti di consumi di area e potenza. Grazie a questo fatto, dalle stime ottenute il primo prototipo consente di risparmiare almeno un fattore 10x in termini di area occupata, con consumi di potenza allineati alla soluzione esistente.
Un redesign futuro del convertitore, approfittando di una tecnologia piu' scalata e di una diversa scelta dei componenti elementari, potrebbe consentire un ulteriore risparmio di un'ordine di grandezza di area e consumi.
File
| Nome file | Dimensione |
|---|---|
| tesi.pdf | 3.95 Mb |
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